XEM8350 XEM7320 XEM7310 FPGA 開發(fā)板

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XEM8350 XEM7320 XEM7310 FPGA 開發(fā)板

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Opal Kelly中國

Opal Kelly FPGA集成模塊電路板XEM6310
XEM8350-KU060
積分 加速
A7Xilinx Kintex UltraScale
XCKU060-1 前面板USB 3.0 （x2） 4-GiB DDR4
128-Mib串行（引導）
128-Mib串行（FPGA） 332
28條收發(fā)器通道 145毫米x 85毫米 BRK8350
XEM7310MT-A75
積分 評價 加速
A7Xilinx Artix-7
XC7A75T-1 前面板USB 3.0 1-GiB DDR3
128-Mib串行（引導）
128-Mib串行（FPGA） 136
1個MGT Quad 75毫米x 60毫米 BRK7310MT
XEM7310MT-A200
積分 評價 加速
A7Xilinx Artix-7
XC7A200T-1 前面板USB 3.0 1-GiB DDR3
128-Mib串行（引導）
128-Mib串行（FPGA） 136
1個MGT Quad 75毫米x 60毫米 BRK7310MT
XEM7320-A75T
 

我們在設(shè)計和使用各種開發(fā)板卡時都會遇到各種擴展接口類型，比如迪芝倫（Digilent）公司推出的Pmod接口、工業(yè)標準的FMC（FPGA Mezzanine Card）接口連接器等，選用不同的接口連接器類型會對信號的傳輸性能帶來直接的影響。近日Opal Kelly公司宣布推出SYZYGY開放式I/O接口標準，它是在成本和性能都介于Pmod接口連接器和FMC接口連接器之間的一種接口類型，Opal Kelly打出的宣傳語也是“Goldilock（剛剛好）”。

圖1：Opal Kelly公司推出的基于Xilinx Zynq SoC的SYZYGY接口擴展板卡

SYZYGY接口規(guī)范定義了兩種形式的連接器：標準SYZYGY連接器支持28個單端阻抗控制信號傳輸，其中16個可以用于差分對接口標準（LVDS）信號，其管腳間距為0.8mm。收發(fā)器SYZYGY連接器支持四通道千兆級（Gigabit）收發(fā)器的數(shù)據(jù)傳輸，同時支持18個單端信號的傳輸，管腳間距0.5mm，收發(fā)器SYZYGY接口面向的是JESD204B數(shù)據(jù)采集、SFP+收發(fā)器等需要高速SERDES（串并轉(zhuǎn)換）操作的場景。

圖2：Opal Kelly公司給出的接口連接器選型參考

從上圖可以看出SYZYGY接口連接器給一些應(yīng)用場景提供了新的選擇，迪芝倫Pmod接口管腳數(shù)少成本低，但是信號傳輸性能差，不適合一些信號延遲要求嚴格高速傳輸?shù)膱龊?，F(xiàn)MC接口連接器管腳數(shù)多信號傳輸性能強，但是器件成本高。SYZYGY接口標準彌補了中檔連接器選型的空白，這無疑給工程師帶來了福音。

板的LVDS 100MHz時鐘連接到GCLK 28/29（AB11，Y11-ug382）。
LVDS時鐘進入全局時鐘引腳對并擊中IBUFGDS。
該緩沖器的輸出轉(zhuǎn)到BUFIO2，其DIVCLK輸出轉(zhuǎn)到PLL的CLKIN。
使用此配置，我在MAP過程中出錯：
錯誤：地點：1115  - 無法安排的位置！
時鐘IOB / BUFIO時鐘組件
已找到的對未放置在可路由的時鐘IOB / BUFIO站點
對。
時鐘IOB組件放置在現(xiàn)場。
BUFIO
組件放置在現(xiàn)場。
每
BUFIO站點有一組可以驅(qū)動它的選擇IOB。
如果這些IOB不是
使用，連接不可路由你可能想分析為什么這個問題
存在并糾正它。
這個位置在PAR中是不可能的，因此，
應(yīng)在您的設(shè)計中修復此錯誤情況。
你可以使用
.ucf文件中的clock_DEDICATED_ROUTE約束將此消息降級為
警告以生成NCD文件。
然后可以使用此NCD文件
FPGA編輯器調(diào)試問題。
此處使用的所有COMP.PINS的列表
時鐘放置規(guī)則如下所示。
這些例子可以直接使用
.ucf文件將此錯誤降級為警告。
_clkp“CLOCK_DEDICATED_ROUTE = FALSE;>
我讀了這個帖子，但我不知道這是不是正確的方法。
當我將此路徑添加到ucf文件時，我可以使用FPGA編輯器，但Place＆amp; Route仍然是錯誤的。板的LVDS 100MHz時鐘連接到GCLK 28/29（AB11，Y11-ug382）。
LVDS時鐘進入全局時鐘引腳對并擊中IBUFGDS。
該緩沖器的輸出轉(zhuǎn)到BUFIO2，其DIVCLK輸出轉(zhuǎn)到PLL的CLKIN。
使用此配置，我在MAP過程中出錯：
錯誤：地點：1115  - 無法安排的位置！
時鐘IOB / BUFIO時鐘組件
已找到的對未放置在可路由的時鐘IOB / BUFIO站點
對。
時鐘IOB組件放置在現(xiàn)場。
BUFIO
組件放置在現(xiàn)場。
每
BUFIO站點有一組可以驅(qū)動它的選擇IOB。
如果這些IOB不是
使用，連接不可路由你可能想分析為什么這個問題
存在并糾正它。
這個位置在PAR中是不可能的，因此，
應(yīng)在您的設(shè)計中修復此錯誤情況。
你可以使用
.ucf文件中的clock_DEDICATED_ROUTE約束將此消息降級為
警告以生成NCD文件。
然后可以使用此NCD文件
FPGA編輯器調(diào)試問題。
此處使用的所有COMP.PINS的列表
時鐘放置規(guī)則如下所示。
這些例子可以直接使用
.ucf文件將此錯誤降級為警告。
_clkp“CLOCK_DEDICATED_ROUTE = FALSE;>
我讀了這個帖子，但我不知道這是不是正確的方法。
當我將此路徑添加到ucf文件時，我可以使用FPGA編輯器，但Place＆amp; Route仍然是錯誤的。